TI中文支持网在debug模式下，调试upp接口，接收FPGA发送的递增数，流程是是让FPGA加载起版本后，通过拉一个GPIO管脚，来让FPGA发送递增数，DSP双通道作全部做接收，打断点调试的时候发现，第一帧收到的数据，少了1-8这16个数(2个通道发送的数一样)，然后后面得数也是穿插16个0，然后才有数，很奇怪的现象。硬件说upp接口有一些管脚和boot启动复用，是debug模式冲突了？有高手指教一下吗
Tony Tang：
是有复用，但是这个复用跟数据传输不应该有什么影响。
具体还是要先看一下模式，用了哪些控制管脚的配置吧.
user5354016：
回复 Tony Tang:
感谢您的回答，这些已经配置，目前看收的到数据，但是丢了FPGA发过来的前16个整型数，很搞不懂，怎么丢的
