TI中文支持网emif 相应的CE控制寄存器配置成异步存储接口，在FPGA端 抓出来的信号，发现CE一直处于拉低的状态，这个是为什么？
Shine：
请参考下面的帖子。
e2echina.ti.com/…/162144
DSP C6713 配置emif和FPGA通信
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