TI中文支持网设计需求：
采样率为5M，由外部的ADC芯片完成AD转换，CLK由DSP产生，DSP采集完数据后需要存储在外部的SRAM中，即200ns内完成从ADC的取数及向SRAM中写数。
疑问：
1.PWM产生CLK，同时接在中断引脚，上升沿的时候进入中断取数存数，响应中断的时间大概多长时间？
2.响应中断的时间+取数+SRAM中写数据的时间是否在200ns内可以完成。
Shine：
请问用的是哪款DSP器件？主频跑多少？ ADC是串行还是并行的？
Dylan_hua：
回复 Shine:
初步看的是C6652，800M的主频，ADC是并行的。另外400多兆的DSP主频是否可以完成这个工作？
Tony Tang：
hua fan2.响应中断的时间+取数+SRAM中写数据的时间是否在200ns内可以完成。
通常不要考虑用中断来读外部高速ADC的数据，尽量考虑用EDMA。如果是同步并行ADC, 可以考虑用uPP接口，C6748、C6746应该就可以了，大不了用PRU来实现这个时序。
Dylan_hua：
回复 Tony Tang:
你好， 1.UPP如何做到可以和ADC（同步并行）的CLK同步？ 2.upp内的DMA可以直接将从ADC得到的数据直接通过EMIF写入外接的SRAM吗？时间是否可以在200ns完成（5M的采样率）？ 3.如果DMA是将ADC的数据放在内存中（采样时间是1S，数据量很大），那么这个内存的BUFFER是否有大小限制？ 没有使用过UPP，麻烦指点！
Dylan_hua：
回复 Tony Tang:
你好，
1.upp如何做到可以和ADC（同步并行）的clk同步？
2.upp的DMA是否可以直接将数据从ADC取出后通过EMIF写到外部的SRAM中？时间是否足够，5M的采样率？
3.upp的DMA如果将ADC的数据写在内存中，这个缓存的大小是否和DMA的buffer大小有关？因为采样时间为1s，所以数据量很大。还要考虑到把数据最终存在外部的SRAM中？请您指点，太感谢了，另外方便的话是否可以提供个联系方式，可以方便请教，多谢了
Tony Tang：
回复 Dylan_hua:
hua fan1.UPP如何做到可以和ADC（同步并行）的CLK同步？
uPP也是同步并口，与ADC用同一个时钟即可。
hua fan2.upp内的DMA可以直接将从ADC得到的数据直接通过EMIF写入外接的SRAM吗？时间是否可以在200ns完成（5M的采样率）？
可以。
hua fan3.如果DMA是将ADC的数据放在内存中（采样时间是1S，数据量很大），那么这个内存的BUFFER是否有大小限制？
没有限制，单个DMA配置的大小为64K*64Kbyte, 更大的数据可以通过多个描述符实现。
Tony Tang：
回复 Dylan_hua:
参考一下这个链接提到的与UPP可以连接的ADC/DAC.
LogicPD的EVM板的UI板有uPP与ADC/DAC连接，可以参考。
TMDXOSKL138-E_HW_Design_Files.zip
Dylan_hua：
回复 Tony Tang:
十分感谢您的耐心指导。
还有几个问题不是很明白：
1.UPP和ADC接同一个CLK，当CLK上升沿到来，同时start信号为高电平时，数据开始接收。此时的start信号是由DSP芯片其他IO接到UPP的start这个引脚的吗？可以这样接吗？
2.UPP的CLK引脚可以是DSP芯片的PWM输出接到UPP的CLK这个引脚吗？
Tony Tang：
回复 Dylan_hua:
做接收时，如果用Start,这是一个输入信号，可以不用。具体看你的ADC的时序，对比参考一下我发的原理图。
Dylan_hua：
回复 Tony Tang:
您提到的START信号可以不用是什么意思？
根据下面的时序，我理解是在第一个字节接收的时候START上升沿，持续一个CLK的周期，然后后续接收就不需要START来参与了，是这样吗？求指教。
