TI中文支持网用的DSP芯片为C6748，将 EMIF的CS0配置成SDRAM，16位数据，突发长度8。根据手册，将SDTIMR的T_RCD位配置0。程序通过DMA读取数据，观测EMIF各个信号线，发现从激活（ACTV）到读（READ）延时了2个CLK，正常不是应该1个时钟周期吗？也试过（将T_RCD位配置位1，抓取波形也和下方一样，延时2个CLK）还有为什么在读取的后半部分DQM信号都拉高了？
Nancy Wang：
是根据这个公式算的，TRM的table18-54有讲解。T_RCD = (Trcd/tEMA_CLK) – 1
sdram手册里面Trcd会有一个最小值。你查一下要求的最小值是多少？
user3516665：
回复 Nancy Wang:
SDRAM里面的Trcd的最小值小于tEMA_CLK。不管SDRAM手册里面如何规定，我如果设T_RCD=0,理论就应该延时1 clk，但现在怎样都是延时2 clk
