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现在需要给core0提供定时器中断。
配置TIMER0为64位通用定时器给core0产生中断。
1.
时钟源选择internal，那么必须要配置PLL吗？如果配置PLL后，是PLL的sysclk1输出给TIMER吗？DSP input clock的时钟频率是100M吗？
2.
64位TIMER只产生TINTLO中断吗？
但是datamanual文档中关于中断事件的描述是：
core0接收TINTL和TINTH。所以我想知道64位TIMER0产生的中断是怎样的，是只产生64号中断事件呢，还是64和65都产生？
3.
还有配置定时器中断的时候，不需要配置片级的中断控制器（INTC0–3）吧，只配置核内的中断控制器和cpu的控制寄存器（csr、ier等）就可以了吗？
Andy Yin：
xiangzhong kong您好，
1. 选择internal clock时，相应的clk由PLL controller产生，且输入clk为CPU/6 clock frequency，所以此时必须配置PLL，具体参考device data manual；
2. 当配置为64bit timer时，只产生TINTLO中断，即对于你提到的只产生64好中断事件；
3. Timer产生的中断直接连接到CPU内部的INTC，所以你的说法是正确的。
xiangzhong kong：
回复 Andy Yin:
Andy Yin您好，
谢谢您的回复，
如图，有11个sysclk输出，哪一个是输出到TIMER？还有我看光盘中带的硬件资料，PLL的输入CORECLK（N|P）是100M。不知道您说的cpu频率是多少？
Yu Liu：
回复 xiangzhong kong:
xiangzhong kong您好，
SYSCLK7输出到timer。CPU频率就是贴图中的SYSCLK1。
