TI中文支持网问题描述： DSP在与FPGA通过SRIO接口通信时，如果FPGA因某种原因发送一个不完整的消息给DSP，那么DSP SRIO接收模块会一直等待后续的数据包，直到发生timeout。这个过程中，SRIO接口是否不可再进行通信（例如DSP 发送数据给FPAG）？恢复到正常的通信状态需要多长时间？
xin jin2：
个人觉得可以 全双工的。
King Wang1：
这个情况比较笼统的。timeout通常指的是发送端无法收到对端响应，或者发送不成功导致的。如果收包错误的情况下，接收方是会发送control symbol告知对方错误的，对方收到control symbol之后就会进入自动端口错误恢复过程。会重新link之类的。
timeout的时间由用户控制，可大可小。自动恢复取决于当时环境，有时候能恢复，有时候不能恢复。用户可以使用软件复位的方式，将端口状态恢复。
