TI中文支持网在C6657的用户手册及MCSDK的例程中，PLL的寄存器SECCTL（PLL Secondary Control Resister）的有效字段都为bypass（bit：23）和output_divide（bit：22–19），而我在调试中从工具Register中看到的却不同，在Register中寄存器SECCTL的有效字段只有pllsecctl（bit：23–16），这让我产生了很大的疑惑，导致我不能确定我现在的程序中的设置是否正确。希望大家帮帮忙，谢谢！
guidong wang：
回复 noaming:
我确定从工具Registers中看到了PLL的寄存器SECCTL，不知道你为什么会这么问？图我就不贴了，我用的是CCS5.3。谢谢你的回答！
