TI中文支持网请教66XX DSP 执行CACHE_wbL2(addr, 128, CACHE_WAIT)，为什么有时会消耗100多个微秒？L2 cacheLine是128byte
Thomas Yang1：
有没有可能是这个代码对应的code section 发生了 L1P Cache missing？
另外addr目标地址是哪里呢 是外存吗
Peter wang1：
回复 Thomas Yang1:
TI的文档里不是说 刷L2就会同时刷L1吗？
是外存DDR的地址
Peter wang1：
回复 Thomas Yang1:
发送L1P miss的可能性不大
因为出现这个问题 在同一个地址的概率很大，不是固定
具体就是循环调用bcp，出现在把128Byte的host-pkt 描述符刷到ddr的地方
Thomas Yang1：
回复 Peter wang1:
不是刷新目标的地址，是这个指令的地址，即指令发生L1P Cache missing
你可以把代码段调整下看看
另外因为刷新的目标地址是在DDR3中，有没可能是有其他master也在读写DDR3造成延迟
Peter wang1：
回复 Thomas Yang1:
问题已经找到了，是bcp中断中刷cache的时候，操作的长度有问题
