TI中文支持网您好，
新做的板子，6678 DSP 通过 SRIO 与 V6 FPGA 互连，两端各自完成 SRIO初始化后，DSP端 查看 SPn_ERR_STAT 寄存器，Port Error，Input Error Stp，Input Error Enc，Output Error Stp，Output Error Enc，Output Degrd En，Output Fld Enc等置位，表明端口处于错误状态。 同样在FPGA端 port_ok（拉高表示端口OK），port_linked（拉高表示link 成功）两信号处于高低交替状态。
（DSP端 SRIO 时钟156.25M，FPGA 端SRIO 时钟 125M，都配置成x1,1.25G）
请问这是哪方面的问题，谢谢！
Allen35065：
两边时钟不一样，你看看serdes配置是否正确，两个时钟源是不是存在漂移
