TI中文支持网专家，您好
在自己做的板卡中，调试FPGA（Vitex v6）与DSP（6670）之间SRIO通信时遇到了以下问题：
接口的通信我是这样做的：
SRIO配成4x，速率3.125G。
FPGA端采用DIO+Doorbell方式频繁发送数据，发送数据包类型为SWRITE，包含128字节的线性数据
DSP在中断函数中做cache维护以及对数据做校验和数据搬移::将接收的数据从共享内存搬移到L2中。
问题是在整体链路数据率800Mb/s，每5000次接收会有1次左右的丢包。
而且丢包都是在同一位置：一包数据包含128字节，64个线性数据。会在第31和第32个数据之间丢失64个数：也就是一个数据包。
这块的问题我想不明白，还望您帮我分析下。
Brighton Feng：
没有理解你说的“丢包”的意思，能不能描述得更详细些？
接收buffer是什么样的？大小？循环？
DSP中断是怎么触发的？频率？
