TI中文支持网我自制的6678板子，用了两片DDR3，型号与evm6678l板子完全相同。
已按照PCB中DQS、CLK的布线长度修改gel文件中相关寄存器leveling的参数。
但是加载evm6678gel文件显示GEL Output: DDR3 memory test… Failed。
如下图所示，通过Memory Browser观察到的DDR3的数据不停地改变（并未对其进行修改操作），不知道这是什么原因呢？
Andy Yin1：
1 是使用下面链接中的表格生成的DDR3控制器参数么；
http://www.deyisupport.com/question_answer/dsp_arm/c6000_multicore/f/53/t/53384.aspx
2 Main PLL及DDR PLL的配置有根据你的版本设计重新修改么
Junye Wang：
回复 Andy Yin1:
非常感谢您的回答！
1、是按照下面的链接生成的。对那个表格我有些疑问，表格的原始数据是evm6678l开发板的数据么？
（我怕我的测量方法有问题，所以我自己在软件里测量了一下，貌似DQS的inch能对上，但是CK的inch有点对不上。且表格里的寄存器数据和CCS中提供的6678evm.gel文件中的leveling参数不同？是不是表格中的那个delay per inch不是初始的170ps需要修改啊？）
2、我的6678板子时钟和evm6678l开发板时钟相同，core_clk为100M LVDS时钟，ddr3_clk为66.667M LVDS时钟，这样还需要修改PLL的初始化参数么？
麻烦您了！
Andy Yin1：
回复 Junye Wang:
1 表格中的参数不确定是否就是EVM6678一致，建议按照你们的设计输入相关的参数生成最终的配置；
2 如果输入时钟完全一样的话，PLL初始化不需要修改。
Junye Wang：
回复 Andy Yin1:
谢谢！
我对配置的表格DDR3 PHY Calculations有些参数没搞明白，表格中PHY CALC中D9，CK_0的inch长度，是指DDR3CLKOUTP0的从DSP到DDR3的布线长度吗？
还有那个Stripline Delay per inch，那个需要修改吗？需要的话根据板子应该怎么修改呢？
qian cui：
你好，我也遇到同样问题，我们时钟是69.44兆，请问你们怎么解决的。非常感谢
kloud：
请问你们的问题解决了么？我现在也遇到了同样的问题
qian cui：
回复 kloud:
我是降低速率，现在稳定了。试出来的，慢慢降，现在跑的不到1g。
kloud：
回复 qian cui:
是降低DDR3 PLL的输入时钟么？我现在DDR3 PLL输入时钟是配置的与EVM一致，66.7MHz，因此DDR3 PLL的配置参数并未做改变，只是根据我的PCB布线情况，在EVM的gel文件中，修改了对应的levling等参数。不知道如果降频的话该具体怎么操作？
另外我了解到，硬件上有两个信号DDRSLRATE[0:1]是控制DDR3速率的，是否需要对硬件做修改来实现降频？
我的CCS在调用GEL做DDR初始化的时候，不断的报'ddr3 test failed'错误，应该是板子设计没有达到那么高速的要求，导致DDR初始化的时候，测试无法完成。
qian cui：
回复 kloud:
不是参考时钟，是ddr速率，倍频因子改小点。我原来数据速率1g多，降到不到1g。全部遍历30多变都没问题了，至少我们板子降低速率可以
kloud：
回复 qian cui:
按照EVM的设计，DDR3运行在1333Mbps速率，DDRSLRATE[0:1]给出了对应的电平，我的板子是参照EVM来的。如果降低DDR3速率，运行在800Mbps，那理论上是不是应该DDRSLRATE[0:1]也要对应调整？不知道你的板子是不是对这两个信号做了调整？
