TI中文支持网大家好，
我最近在使用EVMC6678。试着跑了PDK给的shmIpcbenchmark，结果是没有问题。
但是我发现DSP板子的执行时间比实际计算的delay要长很多。我打印了核的frequency，都是1GHz。我不是很清楚为什么实际的执行时间比理论的delay要长10倍以上。我大致有几个猜想：
1. JTAG的debug mode会自动降低频率；
2. 为了仿真多核，其实每个核都是依次顺序执行的，所以导致实际的核的throughput就降低了；
希望能得到一些关于这个的解释，谢谢。
Jie Zhang18：
对比了跑的时间和计算的执行时间，差了10倍。我觉得是不是因为default的clock是100MHz。我没有正确地设置CPU frequency。
坛子的同志有没有什么想法？
