TI中文支持网各位专家们：我有几个一直困扰的问题请教大家。
1、高速处理能力与系统延时的冲突
目前在我们在6670上，进行高速率的以太网、编译码、调制和解调处理，在DSP内部回环，整个系统处理吞吐量为310Mbps。
6670芯片上的信号处理协处理器速度很快，TCP3D有150Mbps，3个一起用可以达到450Mbps以上，降低迭代次数到5后基本可以到达600Mbps。BCP也可以达到400Mbps以上。
但是有个前提，必须进行大数据块的处理，即每次调用协处理器必须缓存准备足够多的输入数据。同时必须使各内核、协处理器之间并行工作，并通过FIFO缓存。结果导致整个系统的延时为13ms，非常大！
请问在6670平台上进行高速的信号处理，如何在保障系统处理效率的前提下，降低系统延时？
请各位专家提供帮助！
Andy Yin1：
感觉基本的原理你都清楚了，要保证每个模块的处理效率达到最大，最主要是能够及时供应数据，使各子系统能并行处理。你这里的“整个系统演示为13ms，非常大”，建议将处理的系统细分，依次找出消耗大的各个子模块进行分析优化。建议你能给出一个具体模块的耗时数据进行讨论。
