TI中文支持网C6678的SRIO（FPGA发，DSP收）能进DOORBELL中断，但找不到收到的数据。（FPGA用Virtex5）
FPGA端能有Port Initialized，Link也连上；DSP端Link OK信号也有。FPGA端发送64位递增数，指定的数据存放地址为0x0C00_0000和0x9000_0000都试过，在CCS里都找不到。
请问可能会是什么原因？？？
feng wang5：
为什么我的问题丝毫无人问津呢？？？？？
Allen35065：
回复 feng wang5:
能进doorbell说明链路已经没有问题了，在FPGA发送的参数是否正常？DSP作为接收方出问题的可能性比较小，当然也要排除cache之类的原因。
DSP能向FPGA发数据吗？
feng wang5：
回复 Allen35065:
首先，谢谢Allen Yin的答复，以为没人理我呢！！！
4X模式一直是能连接，但在各种可能的地址都找不到测试的数据。最近两天我改成了1X模式，能够收到数据了，只是DSP端的数据搬移还有些问题！
我需要使用4X模式，所以在看SRIO V5.6的IP核资料！数据包组包是在FPGA端的哪个信号能看到，能知道不？
另外：4X的连接有些时候会连接不上，会是什么问题呢？可能是6678上电和复位、跟SRIO的开始没有控制先后的关系吗？尝试用·ifdef与·endif控制先后，好像还是会出现连不上，但有好转。
feng wang5：
回复 Allen35065:
cache是说将DDR等存储地址配置成可以cache吗？不是很懂这个概念。
我们这同学一般都是FPGA发的。DSP发，没有试过。可以尝试！！！谢谢！
Allen35065：
回复 feng wang5:
你描述的现象有点像是信号质量问题，你试试调整FPGA侧的发送功率或幅度以及DSP接收侧serdes的参数，看是否有改善。
理想情况应该是在DSP侧接差分探头看信号质量是否足够好。
feng wang5：
回复 Allen35065:
是说4X有时能连上有时连不上可能是信号质量问题？？？是板子走线处理不好的原因？？？
FPGA发射功率和幅度怎么调？
DSP端Serdes具体怎么调整呢？？
1x模式时，数据在ireq_data上能看到累加数，但看不到包头。4x时，ireq_data则看到的是0x1（64bit），和0x0（64bit）的交替。
另外，doorbell在FPGA端给的是0x0001，和0x0002的乒乓模式；但DSP端一直为0x0006，不知道为什么？？？
Allen35065：
回复 feng wang5:
是的，4X比1X对信号质量的要求要高，DSP的RX serdes配置见SRIO手册3.1.2节，注意EQ和CDR参数，可以尝试修改看是否有所改善；
FPGA的参数需要咨询FPGA厂商，一般都能调整TX 幅值
feng wang5：
回复 Allen35065:
Allen Yin，
您上次说的那两个参数调整，似乎没有效果哦！
现在我连接上了，数据已经能够发送成功。还有两个主要问题，如下：
1、按照mode_sel信号的指示，FPGA端应该还工作在1X模式。我FPGA用的是Xilinx的virtex5芯片，当时画PCB时为了走线方便，将一个GTX_DUAL的两个GTX对交换了一下（GTX0与GTX1），现在的连接是SRIO[1:4]对应{[GTX_DUAL1的GTX0、GTX1]，[GTX_DUAL2的GTX1、GTX0]}，有师兄说SRIO协议不允许这样。是否是因为这个原因导致不能配置成4X模式？
2、DSP的SRIO是否支持双工通信，或者半双工？？？我的设计需要将DSP处理完的经过FPGA后通过USB3.0接口传输到上位机。
希望能回答详尽一点，谢谢！！！
shiyan sun：
回复 feng wang5:
你好 我也在挑DSP与FPGA的SRIO连接 K7 发 6678收
我想问下 你的FPGA的SRIO IP核是购买的完整核还是只是用的申请的调试核？
我现在毫无头绪 不知道该怎么用了？ DSP与FPGA的连接总连接不上，FPGA的port_initialled总是拉不高
feng wang5：
回复 shiyan sun:
没有购买IP核，就一般licence的核，核生成后在工程文件里能找到example文件。在这个基础上修改就好了！我用V5.6的一代核。
