TI中文支持网您好！
目前在调试C6655和FPGA使用UPP通信时出现，FPGA发送过来的数据在DSP端会出现丢点的情况。
具体详情：
UPP 的DMA设置
#define upp_rece_line_size (1024)
#define upp_rece_line_count (1)
#define upp_rece_frame_size (upp_rece_line_size * upp_rece_line_count)
#define upp_rece_line_offset (upp_rece_line_size)
#define upp_rece_frame_bytes (upp_rece_frame_size*sizeof(Uint16))
FPGA每隔1秒发送0x0000-0x03ff的数据到DSP
DSP接收到1024个数据后产生硬件中断，在CCS设断点查看收到的数据如下
发现一个规律，丢点一般在0x0080,0x0100，0x0200等整点位置，
数据丢点导致收到的数据数量不够，不会产生中断，只有在下次数据来的时候产生中断，且导致数据每次都会错位。
请TI技术专家看看可能会是什么原因？
谢谢
Andy Yin1：
参考UPPdemo确认相关时钟等upp配置：https://e2e.ti.com/support/dsp/c6000_multi-core_dsps/f/639/p/202118/768934#768934
参考E2E相关问题：
https://e2e.ti.com/support/dsp/tms320c6000_high_performance_dsps/f/115/t/324598
Gery xia：
回复 Andy Yin1:
感谢回复！上述大致都将问题的症结指向时钟信号
请问
我是将A通道配置成数据接收口 ，B通道配置成发送口
B通道输出clk是55.555MHz
A通道由FPGA产生55.555MHz（和B通道不同步），这样会影响数据传输吗？我想A通道和B通道是独立的clk，这样对吗？
yuanshuai lan：
你好，问题解决了吗？可以交流一下吗？448916030 我的QQ
