TI中文支持网打算用fpga和aif互联，做一个远端环回的测试，先从dsp发给fpga,然后fpga发回给dsp,使用cpri协议，单link 8x,
现在dsp接收侧经常失步，检测到los 一直在涨，怀疑时钟有问题
1 aif的接收方向的时钟是是从rx恢复出来的还是从本地时钟获取的？
2 Serdes 时钟频率的配置具体是通过哪些寄存器的配置做到的？ti安装目录里的例子中有个k2的宏，解开后是否能自动配置
3 我打开了aifclock qulaity的功能，设置mon wrap为100，检测到clk qual是84，那么 byte clock的频率是100/84×245.76 =292MHZ
292Mhz x 8倍速率 为 2.336Ghz 这个值是否正确
Thomas Yang1：
1 本地有个SERDES RX接收的基准时钟，主要是提供SERDES模块运行需要的时钟（CDR input ，均衡 input），线上传输时钟是从接收码流中恢复出来的
2 具体配置参考置顶帖中的STK
