选用的ddr3颗粒是三星的K4B1G1646G 1333M,也进行了leveling寄存器配置,memory test一直失败
后来经过仔细检查pcb图,发现硬件设计中一根clk线与对应的地址线不等长,相差了80mil,远远大于20mil的要求,
请问ti工程师,在这样的情况下,除了重新布板还有其他补救措施吗?
Shine:
需要严格按照DDR的手册布线,要不然DDR的稳定性不能保证。
Bear Melon:
回复 Shine:
现在我们尝试了降到800M测试,发现周期性出现第8、16、24、…个64-bit数据无法读写,
这可能是什么问题。