TI中文支持网TMS320C6672的时钟信号有五种：CORECLK、SRIOSGMIICLK、DDRCLK、PCIECLK、MCMCLK、PASSCLK。在我的设计中只有以太网口和DDR3，其余接口都没使用，为了减少时钟信号的走线，我是不是只需要给CORECLK、SRIOSGMIICLK和DDRCLK这三个时钟引脚提供时钟，PCIECLK、MCMCLK、PASSCLK引脚直接悬空。请问一下我这种设计方法有没有问题？谢谢！
Shine：
不能悬空，需要接到有效电平。3.3 Unused Clock Inputshttp://www.ti.com/lit/an/sprabi2c/sprabi2c.pdf
user5166812：
回复 Shine:
在我的设计中只有以太网口和DDR3，其余接口都没使用，为了减少时钟信号的走线，我是不是只需要给CORECLK、SRIOSGMIICLK和DDRCLK这三个时钟引脚提供时钟，其余不用提供时钟，对不对？
