TI中文支持网应用场景：在6678EVM板上多核并行执行算法，由Core0触发IPC中断发送同步执行信号，Core1~Core7接收该中断执行算法。
问题：Core0已经通过写了IPCGR1~IPCGR7寄存器触发IPC中断(中断源id分别为1~7)，但是有其他内核(Core1~Core4)已经成功接收到IPC中断，但是Core5~Core7并未接收到IPC中断，通过查看地址（0x02620240和0x02620280）各内核的IPCGR和IPCAR寄存器的值，表明IPC中断源已经成功设置，但是Core5~Core7确实没被触发IPC中断。
附件内容是触发IPC中断的函数
请求各路大神帮忙解答疑惑，谢谢!!!
Thomas Yang1：
如果是单独触发CORE5~CORE7是否可以？
另外CORE5和CORE7 EVENT和中断之间的设置确保是正确的吧？
