TI中文支持网大家好，最近要做一个 DSP+FPGA 的设计方案。
FPGA 会以 80M字节/S 的速率获取数据， 然后传给DSP进行处理。
我查看了一下，可能需要用到C66X 多核的芯片，打算买一个开发板进行调试，DSP这边打算采用 EMIF16的接口 与FPGA进行通信。
请问 EMIF16 真实的有效传输带宽能有多少字节每秒？
我咨询过一些朋友，有的人说 经测试只能达到40-50M字节/秒，但是也有人说 可以达到100+M字节/秒。
我有点拿不准了，所以来请教一下大家，谢谢！
user5233520：
哦，忘了说， 80MB/S 的数据 是从 FPGA -> dsp 传输的， dsp->fpga 的速度很低，用串口就足够了，所以主要是咨询单向传输的速度
Thomas Yang1：
回复 user5233520:
要看您外面接的是什么了，外挂FLASH, SRAM, FPGA 带宽都不一样的，可以ti 6678的performance guide
www.ti.com/…/tms320c6678
Shine：
EMIF16的最大传输速率200MB/S
processors.wiki.ti.com/…/Keystone_SoC_Level_Optimizations
user5233520：
回复 Shine:
请问最大200MB/S， 是实际能达到的速率吗？ 因为说理论值没有意义，我想确认一下实际能跑到多少，谢谢！
user5233520：
回复 Thomas Yang1:
外面接FPGA，因为FPGA要进行图像缓存，再传给DSP，所以想问实际速率能到多少
Ryan BL：
回复 user5233520:
有速度要求的话使用同步模式,时延均设置为最低,按1GHz的6678的EMIF时钟为DSP的1/6即166.66..MHz计算,使用异步的最低时延1-1-1并考虑你只进行R或W或连续大块的R/W导致的TA切换忽略,速度可以达到166.66 / 3(1-1-1时延) * 16 bit /s即大约110MB/s,当然,这个是得你使用EDMA去操作了,同时如果总线负载不高的话,这个数据基本上是可以达到的.
本来以为可以用更高效的同步模式的,翻了翻发现C66的EMIF16不支持同步模式了;
对于NAN模式的操作,没搞过,时序不是很清楚,或许更高些,但是想想FPGA去模拟NAN也是醉了…另外,如果速度还不够的话,你也可以把GBE挂到FPGA上,稍微高档一点的FPGA一般都可以.只是软件上增加了工作.
而更成熟的方法是挂SRIO,这个应该是很成熟的东东了.
Ryan BL：
回复 Ryan BL:
EMIF Clock is based on SYSCLK7 CorePac Frequence devided by 6 and 2 cycles per period. 这个不甚太懂,如果说的是EMIF的时钟一个完整的高低电平周期算两个时钟的话,那速度就翻倍了.扣除TA的消耗,差不多是200MBps
