FPGA通过srio向DSP的DDR写入数据，同时DSP自身调用DDR数据会不会产生占用堵塞问题？

请问，如果FPGA通过SRIO端口向DSP的DDR里存数据，而此时DSP的程序运行又在调用DDR里的其他数据，那会不会出现DDR端口繁忙，导致SRIO传输过来的数据写入不到DDR中？？

Shine：

可以通过寄存器来设置访问优先级。

DSP核对设置寄存器为: Corepac MDMAARBU 0x01841010 UPRI and PRI domain

SRIO的设置寄存器为：SRIO DIO PER_SET_CTRL offset 0x0014 CBA_TRANS_PRI