亲爱的TI工程师您好,C6678,L1Dcache32K,L1Pcache32K,L2 cache32K ,FPGA使用SRIO将数据发送到DSP的DDR3中,随后DSP读取数据进行处理,但是发现读出的数据与写入的不一致,CCS中memory browser观察到对应区域的地址是L2cache,取消勾选L2cache L1Dcache可以看到数据正确发送到DDR,请问我应该怎么操作
Nancy Wang:
在写之后需要write back cache,读之前需要invalid cache,可以调用C:\ti\pdk_C6678\packages\ti\csl\csl_cacheAux.h中的函数,如CACHE_wbL1d。
user4683768:
回复 Nancy Wang:
Nancy,怎么判断是CACHE_wbL1d还是CACHE_wbL2?每次读取DDR中的数据都需要invalid吗?