AM3352 DDR3接口寄存器DDR_PHY_CTRL_1设置问题

2016-11-04 分类：Sitara™ Cortex-A8 和 ARM9 微处理器阅读(215)

看评估板的代码，#define MT41K256M16HA125E_EMIF_READ_LATENCY 0x100007

bit 9-8 (reg_phy_rd_local_odt)是00即ODT off.是否意味着CPU收端不用有匹配？

但是，看如下wiki，最后的示例中DQS调用模型是1002，表明是FULL的匹配（对应的reg_phy_rd_local_odt应该是10），这种不一致如何理解？和代码对应的model难道不应该是类似994的么？

http://processors.wiki.ti.com/index.php/How_to_use_the_AM335x_IBIS_Models?keyMatch=IBIS&tisearch=Search-EN#Verifying_DDR_Configuration

DQS

Model_1002

INPUT,1.5V,FULLTERM, 0.88*RExt,IND,5%,DIFF_VREF_FULLTERM_9MA_5PER_1P5

Model_994 INPUT,1.5V,Pull-up/down off,IND,5%,DIFF_VREF_NOTERM_PUPD_OFF_5PER_1P5

谢谢各位support~

您可以看看datasheet中的描述，如果只有一片ddr，的确不用odt

回复 Yaoming Qin:

还真没找到关于这点的表述，烦请明示具体位置？？？注意我这里指的是CPU的收端匹配！