TI中文支持网我使用的是appro3.1 sdk，对接的是日立sc110这款机芯，按着文档“How to connect chassis camera with DM36x Chs.pdf"做了修改，
将其中isif部分的修改
.inDataMsbPosition = CSL_CCDC_MSB_POSITION_BIT15,
inDataConfig.inDataType = CSL_CCDC_IN_DATA_TYPE_YUV16;
sdrOutConfig.packMode = CSL_CCDC_SDR_OUT_TYPE_16BITS_PER_PIXEL;
然后宏定义是按9d131的定义了 DEFINE+=-DYUV_MODE DEFINE+=-DYUV_MODE_PROGRESSIVE
接过实际出的图像如下：
在修改了 miscConfig.ycInSwap = FALSE;后，图像依旧不对，变成了
Chris Meng：
你好，
信号线的顺序确认连接正确么？
yiqiang zuo：
回复 Chris Meng:
我找硬件工程师检查了板子，他确认线序没有问题，但换了一个排阻，信号加强了，图像稳定了些，但问题还是没有解决，
现在是在miscConfig.ycInSwap = FALSE的情况下如下图，=TRUE的话就是绿色（跟最上面一样，稳定一点而已）
还有一个奇怪的问题是将.inDataMsbPosition = CSL_CCDC_MSB_POSITION_BIT15,或者inDataMsbPosition = CSL_CCDC_MSB_POSITION_BIT7，图像的效果是一样的，难道这个不是修改数据有效位数的吗？还是我哪里修改的不对？望指教！感谢
yiqiang zuo：
回复 Eason Wang:
那请教一下，如果是“时钟可能有50%的相移”这种情况，这个应该如何调整？
Chris Meng：
回复 yiqiang zuo:
你好，
请参考ARM Subsystem guide，调整寄存器VPSS_CLK_CTRL.PCLK_INV。
Pixel clock. This signal is the pixel clock used to load image data into the ISIF. TheClock controller can configure to trigger on the rising or falling edge of the PCLK signalby setting the bit VPSS_CLK_CTRL.PCLK_INV in SYSTEM module registers. Themaximum pixel clock rate is 120 MHz.
Christian Shen：
回复 yiqiang zuo:
弱弱的问，这问题解决了吗？
yiqiang zuo：
回复 Christian Shen:
感谢回复，帖子上的问题已经解决了，最终是板子烧坏了才这样的，我的配置都是对的，也给后面的同学一个参考吧，追加的问题只是调试新的sensor图像有些噪点，怀疑是采样点问题才问的，现在正在尝试
Christian Shen：
回复 yiqiang zuo:
噪点？ 很大吗。光照超好的情况也有？
可以贴图看看，噪声和硬件问题带来的瑕疵不太一样
