TI中文支持网如下图所示：
Eason Wang：
Hi,
分立同步的话， 在HSYNC/VSYNC/FID/ACTID中一般只需要用到两个信号即可。 通常在视频ADC里面，ACTID/FID还会被集成在一个pin脚上。
你可以选择HSYNC+VSYNC或者ACTID+VSYNC的模式。
Eason Wang：
回复 Eason Wang:
另外多问一下，你用的ISS还是VIP去采集？
bing bing：
回复 Eason Wang:
hi，我现在是vip A 口，现在fpga出来的一行数据不是所有都是有效的，所以需要active信号来同步，你说的哪两种方式是整行采集，无法满足现在的要求，所以现在需要active 行同步，场同步，三个信号，我没在capture mode中发现这种方式
Eason Wang：
回复 bing bing:
一行里面两个hsync之间的确不是所有数据都有效的。
你的意思是说其实中间会有些行，整行都无效？
那样的话还是建议FPGA先缓存一下，丢弃那些不要的行。
尽量按照通用的制式来会好一些
bing bing：
回复 Eason Wang:
一个行信号中，比如有4000个数据，但其中只有2000位有效，分布不均匀，我有个active信号，满足active和行信号同时 高的时候，才将数据采下来，不是采整行数据
Eason Wang：
回复 bing bing:
你的意思是说一行里面不是仅一个active信号拉高这样的波形，而是可能存在多个active拉高的情形？
bing bing：
回复 Eason Wang:
是的，有多个，在一行内，同时满足active 和行信号 高，才采集数据，8127支不支持这样的采集方式？
bing bing：
回复 Eason Wang:
恩，好的，thanks，现在有理由让fpga修改了，哈哈
