请问28377D的Upp模块支持与FPGA的半双工通信吗？

第一次接触Upp，想要利用Upp模块实现DSP与FPGA的通信，功能如下：

1. 利用Upp从FPGA收取所需数据，DSP处理后将数据返回给FPGA；

2. 已编写Verilog程序并调试，FPGA程序运行正常；

3. Upp模块只收或者只发，完全正确；

4. 先设置Upp工作与Receive，收取数据后，重配置寄存器工作与Transfer模式，结果完全混乱。

所以，想问一下28377D的Upp模块是否无法工作于半双工模式下？如果可以，该如何设置，谢谢！

另外，想问一下28377D的DMA占用了地址0x7000，但是在RAM memory Map中，0x7000并没有分配给Upp DMA，而是给了WatchDog，想问一下这是怎么回事？谢谢。

user3867806：

回复 Green Deng:

谢谢，解答了我的问题！