TI中文支持网ti锁相环程序在MATLAB仿真结果：可以在2个周期内实现同频同相；
但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
Eric Ma：
那就是你算法应用到芯片的问题。
你可以参考TI锁相的历程：
C:\ti\controlSUITE\development_kits\HV_1PH_DCAC
Eric
ti锁相环程序在MATLAB仿真结果：可以在2个周期内实现同频同相；
但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
lin wen：
回复 Eric Ma:
我都按照ti的锁相环使用说明，进行配置的，只要频率大于20k就行了
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但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
lin wen：
回复 lin wen:
但是还是有相位差，4ms啊
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但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
lin wen：
回复 lin wen:
我是用D:\controltsuite\ccsv5\controlSUITE\libs\app_libs\solar\v1.2这里的锁相环，
ti锁相环程序在MATLAB仿真结果：可以在2个周期内实现同频同相；
但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
user1591067：
回复 lin wen:
楼主的SPLL搞定没？可以一起讨论一下419524383qq
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但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
bamboo wang：
回复 user1591067:
一起讨论下，我的QQ1045759673
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但在dsp运行时，可以同频，但无法同相，即使运行了很久，比电网波形落后了4ms,这是为什么啊
Igor An：
回复 lin wen:
观察一下锁相环调节器是否已经收敛稳定，并且环路误差是否基本为0。
如果软件上显示环路已经基本没有误差，那么请检查一下电压采样是否和实际电压有相位差，这样会从源头上引入相位误差
