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Hello TI team: 

         数据手册上Cvsys的值建议为4.7uF，实际电路设计中选的值较小为0.1uF，是否会引起一些别的问题？原理图如下。看是否有设计不合理之处。另外SD2N0,SD2P0并未使用未根据手册建议接地，而是悬空，请问是否会引起设计有问题？谢谢~

Susan Yang：

Susan Yang：

参考设计上都是以4.7uF和100nF电容来实现的。两者都是去耦电容，其中较大的4.7uF电容有助于消除高电流期间的任何电压降，而100nF电容有助于滤除噪声，从而实现更干净的电源。

所以还是建议您使用4.7uF的电容。如果VASYS或VDSYS没有提供对噪声过于敏感的任何其他组件，则可以不使用100nF的电容。

灰小子：

未使用的io要给他们一个特定的电平状态。这样有助于降低功耗。

如果io外部是悬空的，可以使用内部上下拉电阻。