TI中文支持网Part Number:AFE58JD48
我希望用fpga配置afe，使用jesd204b协议（subclass 0）建立高速接口。afe使用40x 模式，使用spi读写已经验证其正确性。
配置的寄存器如下：
SPI_DIG_EN = 1 00_0001 # 全局复位、自清除
SPI_DIG_EN = 1 C5_4000 # 根据"12.2器件初始化"
SPI_DIG_EN = 1 D0_0001 #
SPI_DIG_EN = 1 DE_00C3 #
SPI_DIG_EN = 1 DF_0040 #
SPI_DIG_EN = 1 1E_0003 #
SPI_DIG_EN = 1 12_0005 #
SPI_DIG_EN = 1 2A_0800 #
SPI_DIG_EN = 1 12_0000 #
SPI_DIG_EN = 1 11_FFFF #
SPI_DIG_EN = 1 25_0002 #
SPI_DIG_EN = 1 11_0000 #
SPI_DIG_EN = 1 12_000a # JESD 40X 模式
SPI_DIG_EN = 1 12_000A
SPI_DIG_EN = 1 31_02C0
SPI_DIG_EN = 1 34_0107
SPI_DIG_EN = 1 35_03C0
SPI_DIG_EN = 1 36_0007
SPI_DIG_EN = 1 12_0000
SPI_DIG_EN = 1 31_02C0
SPI_DIG_EN = 1 34_0107
SPI_DIG_EN = 1 35_03C0
SPI_DIG_EN = 1 36_0007
SPI_DIG_EN = 1 12_0000
FPGA 使用vivado ip jesd204b rx，配置参数5g线速率，F=4,K=8. sysref 频率 7.8125mhz，afe使用subclass 0，不需要该信号。
配置完成后，sync可以拉高，但是会重复拉低然后再建链，拉高过后，fpga接收到的数据是重复的数据。
我的问题是fpga或者afe配置是否有问题？导致sync会拉低。为什么在sync拉高过后接收到的数据是重复的固定数而不是随机数？
LIANG ZHENG：
今天调试，我将sync强制拉高，afe会持续发送0xbc，停留在代码组同步阶段。
