TI中文支持网Part Number:DDC2256A
Hi TI’s expert,
I am now using 4-DDC2256A along with Xilinx Artix-7 FPGA for CT detector developing. I had several questions when I layout the PCB.
Q1: How do we connect to the differential clock inputs (CLK) and CONV of the device between FPGA and four DDC2256As? Star pattern? Daisy chain pattern? Individual pattern? Which pattern is the best? Now, in the first version, we use the individual pattern.
Q2: We now have 1024 signals from photon diodes array, should we shield the signals with QGND? As in our first version, the noise of every channel seems too high.
Q3: Sometimes, when we acquire the date from DDC2256A, we will first get normal data, then 0, then normal data, and then 0 again, it will keep circulating. This phenomenon is especially serious in the low range(6.25pc, 12.5pc……).
Kane Wang：
您好，
首先，我看您已经用英文清晰地描述了问题，建议同时发一份到我们的英文e2e论坛，这样我们美国那边工程师会提供更好的建议。
我这边，也尽我的理解，回答一下我能回答的部分。
Q1，FPGA和DDC之间，我的建议是FPGA为中心点，分散连接到各个DDC，要注意等长，这样时序可以完全同步。
Q2，用GND来屏蔽信号，肯定更好，但是我担心你的PCB没有那么大的空间，所以您要具体看。如果成本允许，不行就增加GND层数，这样屏蔽效果肯定更好。
Q3，我这边感觉，这个不像硬件问题，有没有可能是FPGA程序那边读数读的有问题？
希望我的回答对您有帮助，谢谢。
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Xiaohui Li：
您好，
英文e2e论坛虽然我能登录，但是一直发问题不成功，是否可以帮我转发一下？
关于Q1，目前就是从FPGA的不同管脚引出对应DDC的控制时序，没有复用。
关于Q2，输入DDC的信号均为电流信号，这类型信号走线是否有特殊的要求？
关于Q3，这个问题利用DDC自带的数字接口测试模式进行过测试，读数是没有问题的。
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Kane Wang：
好的，我先按照我的理解和您讨论一下这几个问题，
Q1，主要是给走线等长控制，保证到每个DDC的时序是同步的。
Q2，电流信号因为比较弱，PCB走线最好走中间层，上下都用GND层屏蔽，走线之间间距拉大一点。
Q3，这个问题利用DDC自带的数字接口测试模式进行过测试，读数是没有问题的。这句话的意思是说DDC自身没有问题对吧，我之前也建议排查FPGA内部数据处理是否有问题。
希望我的回答对您有帮助。
