TI中文支持网Part Number:DDC264
你好：
目前我们在调试DDC264的数据采集，发现奇行或者偶行本身的噪声都挺小的，在1.1到2.2之间，但是奇行和偶行之间差异比较大，合在一起计算噪声就在1到7之间了。
也就是说CONV信号为0和CONV信号为1时候采集到的数据之间差异比较大。
奇行和偶行之间差异大的问题，有没有什么办法能够去除一下？
Kane Wang：
您好，
正常情况下，CONV只是切换内部的积分器A和B，不应该有如此大的noise差别的。
咱们这边调试的结果看，确实是差别很大是吧，比如同样的输入引脚，假如给固定输入，那么按帧来读数据，发现确实积分器A和B的噪声水平不一样是吧。
如果是这样，那么可能我这边建议排查的，主要还是芯片的外围电路，重点是电源和地，每个电源引脚是否都配了去耦电容，GND有没有哪个接地走线不好。
或者，试一下稍微调一下tINT时间，试试有没有改善。
谢谢。
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Peng Li：
你好，这个噪声结果还是在CONV信号上串联了一个169R的电阻得到的，如果不串联电阻，则噪声比现在的更大，请问对CONV信号的处理电路有什么建议。目前看噪声差异的情况和这个CONV信号关系很大。
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Kane Wang：
CONV正常应该就是一个CPU或者其他控制器给到DDC的，那么噪声要么是源端，或者传输线路，再就是终端也就是DDC这块。
这个信号因为频率不是特别高，一般不太容易有信号完整性的问题。
您说CONV信号串联一个电阻，这个电阻是怎么串联的，难道当时做PCB的时候预留了电阻？
还是这个信号是其他板卡传过来的，如果是其他板卡，那建议传输线加一些屏蔽。
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Peng Li：
这个信号是由带FPGA芯片的电路板来产生，在这个板子上有一个串联电阻的位置，然后经过一个FPC接插件和FPC线缆传输到DDC264的电路板上的。
CONV信号在接插件上相邻的左侧有伴随的地线，相邻的右侧是CLK信号。不知道是否CLK信号对CONV信号有干扰，或者说屏蔽如何加？
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Kane Wang：
是这样啊，那我明白您的应用场景了。
那如果是用排线连接CONV信号的话的，确实有被干扰的风险，FPC排线的话，不太好加屏蔽。
能不能做个实验，比如把clk信号的频率降下来，这样应该CONV对应频率也下来了，如果这时候noise变小了，侧面验证clk的影响，这只是我个人的建议。
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Peng Li：
Clk信号降低，噪声也没变化。
今天又测量了下电源电压和CONV信号，电源正常，但是CONV有点不太正常。
Conv信号的高低电平都不够平，类似这样/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\/\，幅值在300mV左右了，这种一般是为啥，有没有什么办法消除？
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Kane Wang：
CONV是外部芯片输入到DDC264的，一般不是DDC264控制的，属于它被动接收的。
您的FPC一共有几组信号，对应的有几组GND？是不是GND的数量不够，电流回流路径不好。
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Peng Li：
是一个40管脚的FPC接插件，0.5mm间距的，18根信号线，16根地线，2根基准源，2根3.3V，2根5.5V。地线数量是够的，每根信号线旁边肯定有根地线。
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Kane Wang：
那您的设计其实也考虑到这些因素了，确实有一些奇怪。
正常用FPC传输，也不应该波形这么差。FPC的长度也不会很长对吧。
如果换一款板卡，也是同样的现象是吗？或者换一个新的FPC，再或者换一个CPU板卡，是不是无论怎么换卡，都是一样的现象。
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Peng Li：
嗯换卡换线都一样的，FPC线缆是6厘米长的。
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Kane Wang：
那这样的问题确实很奇怪，之前没有遇到过这样的案例，正常这个CONV是电平信号，速度很慢，不会有这样的问题。
