DS90UB948-Q1: 4LANE DATA持续高电平1.2V

Hi E2E,

在使用DS90UB948开发过程中，我们测试发现：

通过打pattern，发现948的LVDS时钟有正常的差分信号。

但是4 lane的data全是1.2V高电平，请问是什么原因呢？

如何修正这个问题？

Alice：

您好，

 请参考下面文档的示例检查您的设置。

 Exploring the Int Test Pattern Generation Feature of FPD-Link III IVI Devices (Rev. G)

也可参考下面帖子中产线专家的回复。

DS90UB948-Q1: PATTERN – Interface forum – Interface – TI E2E support forums