TI中文支持网Part Number:DS90UB924-Q1
测试时发现由于VDDIO>VDD33的时序要求，发生了VDDIO上电后经解串器倒灌至VDD33的现象；下图是VDD33的上电波形，已确认是由解串器的VDDIO倒灌所致。请帮忙确认该芯片是否有该问题，有没有解决方案，谢谢
Kailyn Chen：
您好，您是否通过VDD33 这里的电压判断是VDDIO倒灌电流导致的电压？
上电时序两种情况，一种是VDDIO和VDD33单独供电，如果VDDIO先于VDD33，但是要求在其他电压上电之前ramp 100us的时间。
另一种是VDDIO和VDD33 接在一起，同时上电。
能否将VDDIO和VDD33的上电时序放一起对比下，是否满足Figure 41. Power Sequence的时序要求?
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Chunyang An：
VDDIO和VDD33分别供电，VDDIO电平1.8V，VDD33电平3.3V(1.8V和3.3V也有其他带载)。当前时序设计是4ms左右，且各自的rise time也看了，满足Figure41的要求，参照图2。
至于如何判定是VDDIO倒灌导致，是通过依次断开时序上早于VDD33的电源及依次断开1V8的负载定位到的；对比图1和图2，区别是我只断开了解串器VDDIO输入端口的磁珠。
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Kailyn Chen：
下面图二这个时序是正常的。您提到断开VDDIO输入端的磁珠，是和哪个电源连接的磁珠？
图一上面这个时序就是您提到的。断开其他早于VDD33的电源，只剩下VDDIO 1.8V和VDD33的电源测试的是吧？
按照数据手册的时序，电流倒灌的现象之前没有遇到过，所以我的建议是断开1.8V和3.3V的带载，单独验证924，
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Chunyang An：
我单独验证了，1.8V和3.3V只供电解串器，仍存在倒灌现象。我觉得以我之前的单点排除和独立供电验证，应该可以确定就是解串器倒灌过去的吧？你那儿有没有DEMO板实测一下。
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Kailyn Chen：
我这边暂时没有924的demo。我会去确认一下，不过从数据手册来看VDDIO是可以选择的，既可以是1.8V也可以是3.3V，所以VDDIO和VDD33 应该是连接到一起的，哪个先上电可能都会引起电流倒灌的现象。 我会再去确认下。
另外，也排除下您的应用，１.８V和3.3V上电起来稳定之前，没有给输入信号吧？1.8V或3.3V没有给其他I2C或者GPIO供电吧？先排除是其他模块电流流入到3.3V这边的。
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Chunyang An：
其他模块都断开了，就只留了解串器。
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Kailyn Chen：
好的，我这边已经和美国工程师去确认这个问题了，尽快给您答复。
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Kailyn Chen：
您好，我这边收到回复，需要麻烦您把VDDIO和VDD33，以及PDB的时序图附上。
Can you send me a scope shot of all VDDs and PDB showing the ramp time for each Vdd rail and the capture waveform with respect to each other as follows. We need to check the rise time and delay compare to datasheet recommendation.
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Chunyang An：
你好，三者的时序波形如下，请参考
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Kailyn Chen：
您好，从您给的时序来看，3.3V和1.8V是同时上电的啊，也是同时爬坡ramp time也是相同的。
您上面不是提到1.8V先于3.3V上电，因此在３.３V还未起来之前有电压存在，１.８V倒灌到３３V的吗？
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Chunyang An：
我发的最新图你看时间轴啊，为了截到PDB，时间放长了呀。哪张图里看出是同时上电的？
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Kailyn Chen：
为了截到PDB，可是这样是看不到这几个电压的上升时间t0/t1/t3 和 t4了呢。如果不点开图片，看起来像是同时上电的。
麻烦您将时间轴缩小，我这边收到的回复也是这样的：
Can you please zoom into the VDD waveofrms and measure the rise time. Please see power sequence diagram above – I need measurements of t0/t1/t3 and t4.
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Chunyang An：
有个疑问，这个帖子美国工程师是看不到的吗？上边不是有展开的图吗，是要重复发给你一次吗？如果他看不到，我发多少次他也是看不到啊，还得你帮忙转给他啊，你们不交流吗？
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Chunyang An：
图一是VDDIO/VDD33/PDB的上电时序图，由于时间轴放长，看不出VDDIO/VDD33的参数；图二是图一的补充，可以看出VDDIO/VDD33放大后的波形；图三是去除台阶后的测试波形，可以看出时序和上升时间。请问这样描述可以看清吗？
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Kailyn Chen：
您好，关于您的问题，我们再进一步确认和核实中，如有结果，也会尽快给您答复。
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Kailyn Chen：
您好，麻烦再将您的电路附上我们看下。
另外，您是测试了一块板子发现电流倒灌现象，还是测试了多块板子？
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Chunyang An：
下图是应用电路，我测了2块都有这个现象，不是单板问题。
就是你们那边DEMO板测试没有这个现象是吧？
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Kailyn Chen：
您好，看了下您的电路，发现供电端的去耦电容比我们数据手册或者user‘s guide中推荐的要多，这就可能会造成当VDDIO先充电时，导致VDD33端电容充电，并且100nF的耦合电容很容易耦合噪声并且它的位置需要尽量靠近芯片端。
目前我们给的建议是能否参考数据手册中的推荐电源去耦电容去使用。
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Chunyang An：
多谢。AC耦合电容的位置靠近了芯片端，其他的供电端去耦电容也可以按手册调整尝试是否对该问题有改善。
另外你们那边有尝试实际测试一下吗？
我觉得这问题最好先在DEMO板上测试看是否是芯片自身引起的，如果DEMO板上也有问题，那就没办法通过改设计解决。
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Kailyn Chen：
您好，这块demo我手头上没有，但是其他FPD link的板子上电时序也没遇到过类似问题，所以 建议您先改下电源端的去耦电容验证下。
如果仍有问题，我们再进一步确认问题的根源在哪儿
