TI中文支持网Part Number:SN74LVC1G175
在论坛中另外一个类似的问题是由于上下延时间太缓导致，但是clr后还在下降沿触发输出Q0？
嘉良 黄：
SN74LVC1G175 为何会在时钟下降沿触发输出 – 接口论坛 – 接口 – E2E
设计支持 (ti.com)
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Kailyn Chen：
通过这个波形来看，CLK的上升沿和下降沿都触发，是否有测试输入信号的rise/fall rate Δt/Δv满足datasheet中要求吗？
嘉良 黄 说：但是clr后还在下降沿触发输出Q0？
CLK为低电平时，不论CLK为上升沿还是下降沿，输出Q为低电平,直到下一个CLK的上升沿才会改变Q的输出，看您的波形CLR这里没问题的。
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嘉良 黄：
输入信号的rise/fall rate Δt/Δvt 目前是没有忙组date sheet的要求的。 但是想了解清楚，在CLR触发了清除后，clk下降沿为何会触发Q的输出。
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Kailyn Chen：
CLR为低电平时，Q输出为低，这个是遵循数据手册真值表的。即红色框的两处，CLR为低，Q输出为低。
您指的CLR触发清除后，也就是第一个红色圈部分，CLR触发清除之后，又从低到高变化了，这时Q的输出应该是按照CLK的上升沿触发，反而在蓝色部分CLK下降沿触发Q输出，所以这里的问题还是为什么CLK的下降沿都触发了输出Q。因此需要验证Δt/Δvt 。
也或者您做下试验，就是CLR一直为高，您看下CLK的下降沿是否触发Q输出？我认为也会的。
嘉良 黄 说：是想了解清楚，在CLR触发了清除后，clk下降沿为何会触发Q的输出。
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嘉良 黄：
使用史密斯触发器做开关信号转换再给到触发器后，CLK下降沿基本无Q触发输出，与历史问题一致； 我的理解是CLR后，74LVC1G还是记录着上一次输出的Q0状态，未被CLR清楚Q0
