TI中文支持网Part Number:ADS42LB69
目前我们在使用5片ADS42LB69做10通道数据同步采集，出现其中一个通道数据不正常的问题。请问如何解决此问题？
1.ADC型号：ADS42LB69，总共使用5片，数据传输模式QDR
2.FPGA型号：V7 690T
3.采样时钟：一路250Mz通过一个时钟驱动器出5路到5片ADS42LB69
4.FPGA接收数据延时是按照2019年一批芯片调试，出问题的这批是今年（2023）。问题在高温下较容易出现，但芯片表面温度在80℃以内。
peng yong：
@Amy Luo，由于之前是私人邮箱，目前使用公司正式邮箱再提交贴子，请帮忙在此贴上进行问题解答，感谢！
出现这种现象的概率是多少？是否做过交叉验证以排除焊接问题、芯片损坏的情况？如果将2023这批料换成2019年批芯片，整个采集系统是没问题的吗？
对于以上问题回答如下：
1.常温测试20多次，9个通道没有问题。高温测试30次，3次有问题，其中2次是同一个通道。高温的时候芯片表面温度在80℃左右。
2.目前正准备排查焊接和芯片问题。但根据测试数据看，似乎此问题没有一直固定在一个通道或芯片上。但此交叉验证还是会进行排查。
3.2019年批的芯片目前测试是没有此问题的，整个采集系统没问题。
还是向请教一下如果使用ADS42LB69多芯片组成多通道数据采集，能怎么做才能更好的做到所有通道数据同步？
,
Amy Luo：
我希望您对芯片批次也做下交叉验证，即同样的板子和物料，仅ADS42LB69批次不同，看下是否2023这批物料问题，这也是我想让您确认物料来源的原因。
peng yong 说：还是向请教一下如果使用ADS42LB69多芯片组成多通道数据采集，能怎么做才能更好的做到所有通道数据同步？
您需要使用sync 管脚，向所有ADC的sync管脚输入同步信号，请注意不能将Clock Divider bypassed旁路掉(divide-by-1)，否则的话，sync就失去作用了。SYNC是用来重置Clock Divider 的相位的。
如果您需要将Clock Divider 设置为1，那么您需要保证采样时钟到达每个ADC的时间是一样的，也就是每个ADC采样时钟管脚处的采样时钟是一样的。同时也建议使用相同的电源。更多信息见附件：clock divider is set to 1.docx
,
peng yong：
交叉验证正在进行中。
请问如何使用sync管脚来实现同步？请问有参考的配置表吗？
另外，我们的5片ADC的3个供电是相同的，如下：
采样时钟也是同源的，PCB走线做了等长±25mils，如下：
5个ADS42LB69的数据线也做了等长，±300 mils，每组内±25 mils，使用的是QDR模式，采样时钟250MSPS。
另外板上有预留5片ADC的sync同步电路，但目前没有使用，PCB走线做了等长±100mils，请问帮忙看看是否可以使用这个功能来解决当前的问题？
,
Amy Luo：
很抱歉没有参考的配置表分享给您。
请注意，使用 sync 的话，也就是需要使用Clock Divider，输入时钟频率不变的话，那么采样率就需要被降低。
,
peng yong：
1.可不可以不降低采样率呢？1分频？
2.sync的使用方法和配置能不能帮忙提供一下呢？
,
peng yong：
Hi Amy Luo，不好意思！还是想了解sync的详细使用方法。请问我们能不能直接交流一下呢？比如电话沟通或者微信这样？
,
Amy Luo：
1分频的话，如上所述，SYNC就失去作用了，具体同步注意事项见上述doc附件；
很抱歉，没有示例提供给您。
查看datasheet 第一页的内部框图，如上截图，您可以看到，紧随CLKIN输入的是一个时钟分频器。 时钟分频器可以使用SYNCIN输入进行同步。 如果不使用时钟分频，则不需要使用SYNCIN 输入。 如果使用时钟分频，则需要使用SYNCIN 输入来设置时钟分频器的相位。
同步采集就是 所有ADC的采样时钟必须相位对齐，如果使用内部时钟分频器，所有器件中的时钟分频器必须在同一时间点进行复位，以保证输出时的相位对齐。SYNCIN 管脚就是这个功能，SYNCINP的上升沿会在下一个CLKIN的上升沿重置内部分频器。
很抱歉，技术支持都是在论坛上进行的： 中文技术论坛：https://e2echina.ti.com/ 英文技术论坛：https://e2e.ti.com/
,
peng yong：
Hi Amy：了解。我们先测试使用分频器进行一下同步试试，看是否能解决当前问题。
,
Amy Luo：
好的，您先试一下
,
peng yong：
Hi Amy：还有个问题请教一下，就是syncin应该是在reset信号发完后发出吧？频率1kHz或者1MHz都可以吧？另外同步后，可以把syncin信号关闭吧？因为担心这个信号会在ADC的带内产生杂散。
,
Amy Luo：
我又看了一下下面这个图，我好像理解错了多个设备同步的条件，这里表示很抱歉。
syncin是在下一个CLKIN的上升沿复位内部分频器，也就是说如果各设备的采用时钟CLKIN 不同步的话，即使复位内部分频器的 syncin信号是同步的，那分频后的时钟也是不同步的。
也就是说使用内部分频器的话，需要保证所有设备的 采样时钟CLKIN同步，并且复位内部分频器的 syncin信号也需要同步才可以。
也就是说根据您需要的采样频率和已有的采样时钟频率，您没有必要多此一举的去使用内部分频器，因为使用内部分频器后您需要保证所有设备的 CLKIN 和syncin 都要同步。如果不使用内部分频器，您只需要保证所有设备的采样时钟CLKIN同步就行了。
,
peng yong：
我们设计的5片ADS42LB69的采样时钟是同源的，由一个250M时钟通过一个驱动器（ADCLK946）分成5路。走线都做了等长，理论上是同步的。但每次开机后，对5片ADS42LB69发送reset信号后，输出的FRAME时钟就不同步了，然后就需要在FPGA那边去调整delay时间。但由于通道数较多，线速率太高，这个delay时间就会比较margin。所以想是不是使用syncin会解决掉此问题，或则有其他办法。
,
Amy Luo：
如上所述使用syncin不能解决这个问题。
peng yong 说：但每次开机后，对5片ADS42LB69发送reset信号后，输出的FRAME时钟就不同步了，
建议看下这个word：clock divider is set to 1.docx 如下截图所示，也就是说从器件的采样时钟引脚到数字输出会有最大5ns的差别（主要由DRVDD造成），而250MSPS的采样速率，4ns是一个周期，因此可以考虑降低采样速率
,
peng yong：
那请问有没有其他办法解决此问题呢？
,
Amy Luo：
很抱歉我这边没有想到其它方法。
,
peng yong：
Hi Amy，感谢您提供的相关技术问题解答和帮助，谢谢！
,
Amy Luo：
别客气~，帖子我暂时先关了，后续若有其他问题还可以再回复。
,
peng yong：
OK！感谢！
