DAC81402: sync 产生的 output glitch 处理

您好，手册Figure7-35提到DAC Output Enable Glitch，sync信号引起的glitch 150mV左右。我使用正负15V提供AVDD，AVSS；DADD 5V，IOVDD3.3V。设计的板卡作为Analogue output，测到了这个glitch。这个glitch影响output输出值比较大。

这个glitch如何减弱直至消除它的影响呢？谢谢！

Kailyn Chen：

您好，在DACrange 为+-20V范围内，可以看到sync的glitch典型值为0.05V即50mV左右，您现在测试得到150mV，目前测试下来影响输出比较大是吗？

SCLK的jitter大吗？ 担心外围电路的影响，比如运放的layout，是否有长的cable连接等？

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测试到是外围电路影响了，谢谢您。

另外，您说：“sync的glitch典型值为0.05V即50mV左右”，是指Figure7-35中sync对应时间（4-5us时刻）的Vou？25us时刻那段的150mV的Vout与这个没有关系？

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Kailyn Chen：

? ? 说：sync的glitch典型值为0.05V即50mV左右”，是指Figure7-35中sync对应时间（4-5us时刻）的Vou？25us时刻那段的150mV的Vout与这个没有关系？

sync是上面的黑色曲线，可以看到只有在4~5us时刻有glitch，在25us时150mv的噪声是红色曲线Vout。

所以我和您确认是不是sync 的glitch电压测试到150mV，但是从黑色sync曲线来看，最大只有50mV的glitch电压。

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和您确认下：这个figure的意思是这样吗——4-5us时刻0-5V变化的sync信号会引起Vout信号4-5us时刻50mV左右的变化及25us时刻150mV的变化？或者说，Vout在4-5us时刻50mV的波动，同时25us时刻150mV的波动都是“4-5us时刻0-5V变化的sync信号”引起的？

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Kailyn Chen：

? ? 说：4-5us时刻0-5V变化的sync信号会引起Vout信号4-5us时刻50mV左右的变化及25us时刻150mV的变化

您好，我是这么理解的。也就是在DAC output enable glitch的前提下，对比sync和Vout的图，4-5us时刻0-5V变化的sync信号会引起Vout信号4-5us时刻50mV左右的变化。 同时继续观察Sync和Vout的输出，在25us的时候Vout会有150mV的波动，但是这应该不是““4-5us时刻0-5V变化的sync信号”引起的。