TI中文支持网Part Number:TLV320ADC3120
在调试TLVADC3120时，器件配置:外部16MHz MCLK时钟输入，只配置左声道输出，当采样率设置为8kHz和16bit，I2S总线上没有输出数据，配置为8kHz和32bit，I2S总线上可以读取数据，但配置为其它的采样率如16kHz和16bit也可以在I2S上读取到数据，以上读取数据使用逻辑分析仪测试
Kailyn Chen：
Jin Wu 说：当采样率设置为8kHz和16bit，I2S总线上没有输出数据，配置为8kHz和32bit，I2S总线上可以读取数据
只配置左声道，根据MCLK=BCLK*channel number*fs可以计算 BCLK=16M/8Khz*1=0.2Mhz
参考Table 8-6和8-7的表格，ADC3120可以配置为各种各样的采样速率，BCLK的最小频率为0.256Mhz，所以当BCLK/FSYNC的比值为16或24的时候是reserved状态。
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Jin Wu：
如果将MCLK时钟降低到8MHz，是不是就可以了
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Kailyn Chen：
我上面的MCLK公式应该写错了。我觉得您同时采集左右两个通道应该就可以了。
应该是： 位时钟BCLK= 通道数*采样速率*位宽
因为目前您只采集左声道，所以8Khz，16bit位宽 BCLK=0.128Mhz，如果同时采集左右两个通道，那么BCLK=2*8Khz*16bit=0.256Mhz.
