TI中文支持网Part Number:ADS127L01
TI给了很多资料，表示SAR型ADC需要一个RC电荷桶提供采保电容的电荷，但是这个RC电荷桶是需要考虑其建立时间的，必须满足采样时间；但是Δ-∑型ADC和SAR型ADC有着一样的开关电容输入结构，却不需要考虑其建立时间呢？从ADS127L01的手册中可以看出，示例中的RC是个很大时间常数的配合，远远达不到内部电容充电的需求时间，因此一直很疑惑这个问题，希望各位可以帮助解惑
Amy Luo：
您好，
SAR 型 ADC 是一次采样一个样本的系统，采样的是数据转换器输入电容器上的电压，它前端的滤波器的目标频率是转换器的奈奎斯特频率。
而 Δ-Σ ADC的输入调制器以高采样率(FS)多次采样输入模拟信号，后级的数字滤波器会重新采样并将一组调制器样本转换为输出数字表示。从调制器的样本串转换到N位数字代码的过程(FD)比 Δ-Σ输入结构的采样速率慢得多。 因此，Δ-Σ ADC具有两个采样率(FS，FD)，但它前端的滤波器的目标频率是输出数据速率FD。
下面是Δ-Σ ADC工作原理，希望对您有所帮助：
How delta-sigma ADCs work, Part 1 (Rev. A)
How delta-sigma ADCs work, Part 2
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Jack W：
Hi，
非常感谢您的回复，您的答案帮助我验证了自己的想法，我个人为了寻找答案也是想到了SAR型ADC是实时采样，而∑-Δ为平均采样，因此∑-Δ的输入电压一定程度上允许的误差会比SAR型宽松。但是答案仍然存有一些疑惑，一是SAR型前面的RC电荷桶通常带宽也是高于奈奎斯特频率的，主要还是作为了提供瞬时电荷的功能，而抗混叠通常会使用额外的滤波器去解决；二是∑-Δ虽说数据速率也就是实际需要的采样速率比较低，但是调制器的采样速率也是实实在在很高的，因此对于输入信号的建立时间是很高的，按照0.5LSB误差的幅度以内建立信号应该是需要很高的RC带宽，即很小的时间常数才能满足建立时间，虽说∑-Δ因为有了数字滤波器的加持对于抗混叠滤波器的阶数要求不高，但是截至频率和建立时间需要的带宽相比实在是小了很多。除非就是∑-Δ真的因为是平均采样对于每个采样点的精确度要求不高才能解释了，但个人总还是希望能找到更合理的解释。
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Amy Luo：
Jack W said:一是SAR型前面的RC电荷桶通常带宽也是高于奈奎斯特频率的，主要还是作为了提供瞬时电荷的功能，而抗混叠通常会使用额外的滤波器去解决；
我也是这样理解的
Amy Luo said:它前端的滤波器的目标频率是转换器的奈奎斯特频率。
我这里说的可能不清楚，我这里的滤波器指的是抗混叠滤波器，它在RC charge bucket 滤波器前端。这里您有什么疑惑吗？
Jack W said:二是∑-Δ虽说数据速率也就是实际需要的采样速率比较低，但是调制器的采样速率也是实实在在很高的，因此对于输入信号的建立时间是很高的，按照0.5LSB误差的幅度以内建立信号应该是需要很高的RC带宽，即很小的时间常数才能满足建立时间，虽说∑-Δ因为有了数字滤波器的加持对于抗混叠滤波器的阶数要求不高，但是截至频率和建立时间需要的带宽相比实在是小了很多。除非就是∑-Δ真的因为是平均采样对于每个采样点的精确度要求不高才能解释了，但个人总还是希望能找到更合理的解释。
可以这样理解，即输出的一个采样数据是对调制器的多个输出求平均。
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Jack W：
您好，我的疑惑是为什么Δ-∑ ADC不需要 RC charge bucket ?,我看了ADS127L01的datasheet，里边没有提到关于charge bucket，而只是提到了抗混叠的概念
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Amy Luo：
我是这样理解的，由上面Δ-Σ ADC调制器的工作原理可以知道，ADC 调制器是使用一个1bit 的ADC 对输入信号进行采样，产生1位数据流的量化输出信号，因此这个1位数据流代表的数据很粗糙，也就说采样分辨率很低（仅1bit），也就没必要要求采保电容上的电压在0.5LSB误差以内了。
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Jack W：
好的，非常感谢TI的工程师 Amy Luo，我其实就是希望有人和我有一样的想法，好支持我的的猜想以及猜想的确认，我个人也是认为因为采样的不是准确和实时的点而对这个误差容忍度比较大，正如您所说，Δ-Σ ADC的调制器里边的ADC通常只有一位的比较器或者个别位数的ADC，分辨率很低，因此没必要对每个点采集很精准；但是我查了大量的资料没有人直接描述对这个行为的因果答案，因此我不知道自己的理解和想法对不对。对于这次TI原厂工程师的回答，我极力认可，因为我认为TI的答案是比较权威的，可以让我接受这些答案和确认自己的猜想。 非常感谢Amy的回答！
