TI中文支持网Part Number:ADS5546
hi 你好，我们有个需求计划使用两个高速ADC，ADS5546，一个用于采集电压，一个用于采集电流，最终测量出实时的V-I曲线，所以想确认下，两个ADC同时采集数据时：
1、两个高速ADC的CLK时钟如何做到同步无相位差，两个ADC使用同一个时钟发生器是否可以满足同步问题？
2、两个高速ADC的CLKOUT是否存在时延，如果存在那相位差是多少？我再规格书中没有看到CLKOUT引脚关于这方面的描述。如果是同步的不存在相位差，那依据是什么？或者CLKOUT是不是依据CLK来的，我只要保证两个ADC的CLK准确同步，那么CLKOUT就是同步的，不存在相位差？
期待你的尽快回复，谢谢！
Kailyn Chen：
John Shen said:
两个高速ADC的CLK时钟如何做到同步无相位差，两个ADC使用同一个时钟发生器是否可以满足同步问题？
您好，两个ADC使用同一个时钟源是可以的。
John Shen said:
两个高速ADC的CLKOUT是否存在时延，如果存在那相位差是多少？我再规格书中没有看到CLKOUT引脚关于这方面的描述。如果是同步的不存在相位差，那依据是什么？或者CLKOUT是不是依据CLK来的，我只要保证两个ADC的CLK准确同步，那么CLKOUT就是同步的，不存在相位差？
两个ADC的CLKOUT虽然都是参考的CLK，但是也会存在时延，相位也会存在skew。
每个ADC的clkout的时钟延迟范围典型值为4.7ns，但是在4~5.4ns之间都是正常的，那么两个ADC的CLKOUT的相位偏差skew我没有找到相关数据可以参考。
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John Shen：
hi 你好，能否帮忙确认一下两个ADC的CLKOUT的相位偏差skew的范围，同时帮忙确认下相位偏差是否会影响两个ADC数据采集的一致性？谢谢！
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Kailyn Chen：
您好，两个ADC接收同一个时钟源，并且时钟源与输入布线匹配，这样我们首先保证ADC输入时钟没有偏差，但是我们无法保证每个ADC的LVDS同步，所以datasheet中给出了CLKOUT的传输延迟的一个范围。那么两个或多个并联使用输出skew的范围我们没有相关数据可参考呢，只要保证每个传输延迟在4~5.4ns范围内我想就不会影响数据采集的一致性。
