TI中文支持网Part Number:PCM1861
Hi ，
请问PCM1861在采样率为192khz时，MCLK采用128fs，即24.576MHz。是否有问题，若有问题，还请告知风险点，感谢！
B&R
Luke
luke lin：
补充一点，SCK是64fs
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Amy Luo：
您好，
luke lin said:请问PCM1861在采样率为192khz时，MCLK采用128fs，即24.576MHz。
PCM1861不支持这个比率，最小比率是256fs
luke lin said:补充一点，SCK是64fs
您这里是指的BCK是64fs吧。
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luke lin：
对的，bck=64fs。
规格书9.3.9.1上有说，是不是指可以不接MCLK？保持BCK=64fs即可？
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Amy Luo：
也就是需要工作在ADC slave PLL模式，需要输入BCK和LRCK，使用PLL产生MCK
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luke lin：
如何进入ADC slave PLL模式？PCM1861是否支持。目前有BCK和LRCK，其中BCK=64fs
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Amy Luo：
MD0、MD1配置00；
我理解的是，如果您需要fs=192Ksps，那么LRCK输入192KHZ，BCK输入64fs就可以了，MCLK会自动PLL产生。
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luke lin：
我现在是这个配置，MD0\1配置00，fs=192Ksps，那么LRCK输入192KHZ。MCLK NC，测量MCLK pin时，没有clock输出，是内部会产生MCLK，不会到外部的pin 15 SCK上，对吗？
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Amy Luo：
是的，没法输出。
SCK是输入管脚，没有输出功能。
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luke lin：
好的，那现有情况下，
MD0\1配置00，LRCK输入44.1~192KHZ，BCLK输入64fs，MCLK NC
再帮忙确认下，没问题的话我们就按如上配置进行设计了
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Amy Luo：
Auto PLL 模式应该仅适用于下表中采样率和比率，像44.1KHZ 应该不支持，您输入44.1K ，比率64，PCM1861能正常工作吗？
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luke lin：
测试验证了下，和48k的一样，工作正常
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Amy Luo：
好的，感谢您的反馈
