TI中文支持网Part Number:DAC3282
DAC3282 , Can I use it's DATACLK(DDR) working at 800MHZ by LVDS, send 800M(16bit wide) data to 2ch DAC.
each DAC channel can receive 400M(16bit wide) data,DACCLK working at 400MHZ,convert it to analog signal.
cann't find max parameter about f.dataclk
Kailyn Chen：
您好，我们可以直接使用中文沟通。
DATACLK为输入data的时钟频率，最大data rate为312.5Mbps。参考DATACLKP和DATACLKN的定义，input data在上升沿和下降沿选通，所以data rate是double clock的频率，最大data rate为312.5Mbps，则最大时钟频率为156.25Mhz。
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jiapei chen：
您好，谢谢您。
在数据手册的6.7中 这个DATACLK=625MHZ和 FBUS=1250M，是什么意思呢
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jiapei chen：
我重新选择DAC5682,可以实现400MSPS的16bit的数据转换吗
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Kailyn Chen：
您好，我看了下FIgure 34的时序。我上面分析有误，DATACLKP/N 速率是input data rate的两倍，即最大为625Mhz，这是因为锁存 I/Q 采样需要2个 DATACLK 周期，2个周期传输4bit 数据，那么312.5*4=1250Mbps,转化为频率 即625Mhz。
1250Mbps也就是上面所分析的，为锁存I/Q采样的话需要2个 DATACLK 周期，2个周期传输4bit 数据，那么312.5*4=1250Mbps。
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jiapei chen：
谢谢您，感觉说明书上可能存在误导，在625M下，321.5MSPS应该是WORD WIDE，FBUS是要说明内部速率。
请您帮我看看，DAC5682的LVDS接口是否可以支持800MSPS（word wide)的速度，在400MHZ的dataclk时。
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Kailyn Chen：
jiapei chen 说：DAC5682的LVDS接口是否可以支持800MSPS（word wide)的速度，在400MHZ的dataclk时。
您好，是可以支持到800Mbps速率的。
如下参数表格，在DLL Enabled, CONFIG5 DLL_bypass = 0条件下，输入data rate能支持到1000Mbps.
从250Mbps~1000Mbps的范围来看，DCLK的频率范围125Mhz~500Mhz。
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jiapei chen：
谢谢您！
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Kailyn Chen：
不客气，那我先把这个帖子关掉了，后续有什么问题，再讨论。
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jiapei chen：
OK，非常感谢您的支持！
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Kailyn Chen：
不客气。
