LMK05318BEVM: 如何实现输入和输出时钟的相位同步

我们使用开发板，想实现输入时钟和输出时钟相位同步的功能，输入和输出时钟都是LVCMOS电平，一路输入时钟12.288M，一路输出时钟49.152M。

要求输入12.288M时钟相位变化时，输出时钟的相位也尽快调整，与输入时钟相位对齐。我们尝试了好多配置，都无法实现。除了配置wizard的内容之外，是否还需要其他配置？advance的内容如何配置？是否要选择ZDM功能？能帮我们提供一个适合的配置吗？

Amy Luo：

您好，

我这边没有EVM板，无法尝试相应配置，我已将您的问题发布在E2E英文技术论坛上，请资深的英文论坛工程师为您提供帮助：

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1198967/lmk05318bevm-how-to-achieve-phase-synchronization-of-the-input-and-output-clocks

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Amy Luo：

已收到回复：

可以选择仅使用XO + APLL2或在级联模式下将DPLL与APLL2一起使用，以最大限度地减少来自XO的APLL2带内相位噪声/抖动影响。您是否有输出时钟的抖动要求？

此外，使用DPLL的另一个优点是，当其中一个参考丢失时，它允许无中断切换。这两种方式，您希望选择哪种来配置？

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Amy Luo 说：可以选择仅使用XO + APLL2或在级联模式下将DPLL与APLL2一起使用，以最大限度地减少来自XO的APLL2带内相位噪声/抖动影响。您是否有输出时钟的抖动要求？

输出时钟抖动没有要求，尽量快地跟上输入时钟相位变化就行，相位同步速度和哪个参数设置有关？另外XO+APLL2或级联模式如何设置呢？

Amy Luo 说：使用DPLL的另一个优点是，当其中一个参考丢失时，它允许无中断切换。这两种方式，您希望选择哪种来配置？

我们只有一个输入参考时钟，无法切换，所以要求无论输入时钟是否符合要求，输出时钟相位都要跟随输入时钟变化

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Amy Luo：

美国工程师的回复：在这种情况下，您不需要使用DPLL。APLL2的49.152MHz输出可以锁相到XO输入12.288MHz。我建议仅使用APLL 器件，例如：LMK03318或CDCE6214（具有ZDM功能）。如果您需要输出对输入具有确定性锁相，则需要ZDM。

您可以设置XO=12.288 MHz，并使用APLL2生成49.152 MHz的输出。

让我知道你想使用哪个器件，以便我可以帮助配置

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 时钟输入我们不能使用XO，我们的输入的12.288M时钟是线路提取的时钟信号，相位有时会产生四分之一个周期的位移，与线路数据有关，不能用XO代替，要求输出49.152M的时钟相位在后面的几十个周期里尽快与输入时钟同步。LMK05318B能实现吗，如何设置？

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Amy Luo：

已将上述信息反馈给上述链接中的工程师，您也可以关注上述链接帖子，以及时查看他们的回复。

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Amy Luo：

美国工程师的回复：

LMK05318B EVM具有板载XO，将不会使用。相反，我们将使用12.288MHz作为通过引脚XO_P（单端）或XO_P/N（差分）的外部XO输入。板载XO需要通过短路跳线J9的引脚2-3（附图片）来powered down。

在TICS Pro LMK05318B上：

-设置XO频率（Hz）=12.288e6。根据输入buffer选择接口类型。

我建议确保12.288 MHz输入时钟符合XO输入特性：

-设置49.152 MHz的目标频率和输出格式。您还可以禁用其他输入，然后计算频率计划。选择APLL2以从12.288 MHz输入产生该输出时钟

-由于DPLL未使用，禁用PRIREF和SECREF

-您可以使用“Ctrl+L”和“Soft-reset Chip”运行配置并检查输出频率。

如果你需要帮助，请告诉我。如果需要，我们可以提供.tcs配置文件。

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我按照你们上面的截图的设置后，其他参数据均使用默认配置，输出时钟和输入时钟相位并不能同步。是否是因为wizard配置页里的APLL2的参考时钟的默认配置为VCO1？如果将APLL2的参考时钟的改为XO，输出时钟就没有信号了。除了你们截图中的参数，其他参数都不需要改吗？我需要你们提供一个.tcs配置文件。

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Amy Luo：

您好，已经将您的问题反馈给美国的工程师，得到答复后，我会及时回复给您。

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Amy Luo：

请尝试下面配置：

XO_12.288MHz_Out_49.152MHz.tcs