TI中文支持网Part Number:LMK04821
我们使用LMK04821芯片的单PLL模式，从OSCin输入125Mhz的差分时钟，配置参数如下。
测试中发现，输出的时钟频率基本上是对的，但PLL2不能lock。
请问可能是什么原因？需要如何调查和解决这个问题？谢谢！
lmk04821_single_pll_OSCin_VCO0.tcs
Cherry Zhou：
您好，我们已收到您的问题并升级到英文论坛寻求帮助，如有答复将尽快回复您。谢谢！
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WEI ZHENG：
在线等，很急！因为时钟芯片不能工作，整块板卡都无法调试，导致项目无法进行下去！如果可以的话，希望你们能有专门的技术工程师支持下，谢谢~
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WEI ZHENG：
你好，请问你们那边能有工程师尽快支持下嘛？
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Cherry Zhou：
您好，
如果输出频率正确，相位噪声正常，那么应已锁定。 当您说 PLL2无法锁定时，是指PLL2 DLD 是低电平吗？
请使用频谱分析仪或其他射频测试设备测量 PLL2输出，来确认其已锁定。
此外请问下您是如何将差分时钟连接到 OSCin 的？
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WEI ZHENG：
感谢你们的回复！现将情况补充说明如下：
1、通过Status_LD2硬件管脚和0x183寄存器，看到PLL2 DLD都是低电平；
2、我们也查看过时钟频谱，中心频率也在漂移；
基于以上几点，我们非常肯定PLL就是没有锁定。
另外，附上我们的LMK04821硬件原理图。
请帮忙再看下，并尽快回复，谢谢~
LMK04821.pdf
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Cherry Zhou：
感谢您提供的信息，由于我们是转到英文论坛来寻求帮助，一般给到答复的时间会在24h，给您带来的不便敬请谅解。
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Cherry Zhou：
您好，
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WEI ZHENG：
这个问题，我们已经找到原因了，是VCC9_CP2引脚虚焊了。
