TI中文支持网Part Number:LMK1C1104
您好，我们CLKIN的输入是通过软件指令手动输入的，可以保证是在VDD稳定后大于3ms才有CLKIN产生的，下图是SCH，VCC_1V8很早就已上电并上拉1G使能；
请问还会有别的点可尝试debug么？
谢谢。
louis liu：
我们的时序是，1G率先上电，在远大于3ms后 CLKIN输入8个cycle。 请问我们板卡上该现象能不能这么理解：1G的使能只能在1G高电平&CLKIN上升沿同时存在时才触发->在CLKIN产生前，即使1G高电平也无法使能->对于我们的应用场景，buffer使能发生在CLKIN发出的上升沿，所以会从此刻开始延迟最多5个cycle 芯片才使能完毕->由于CLKIN和CLKOUT是同时的，所以使能的延迟吞掉了CLKOUT前面的cycle？
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Amy Luo：
看到您点击了问题已解决，我想向您确认的是buffer使能是在1G高电平且CLKIN的上升沿后5个cycle才起作用的吗？
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louis liu：
这个好像是回复问题就自动更新状态为已解决么？ 还在debug中。 我也是想确认下Buffer会在什么时候使能？看SPEC描述的是只在1G上升沿后最多延迟5个cycle就会使能（tSTART）。 确定不需要考虑CLKIN的上升沿么？看SPEC的图8-4好像是Trigger要同时看CLKIN和1G的上升沿吧，而且假如不管CLKIN的有无，那么cycle的频率时长又如何确定呢？
