MSP432E401Y: 关于ADC时钟配置的问题（无法在120M的系统时钟下得到32M的adc时钟以获得2M的采样率）

您好，我在使用MSP432E401Y的ADC模块时，发现设置相关时钟时、只有将PLL设置为320Mhz、主时钟设置为80Mhz，ADC才能达到2M的采样率，以下代码中，我将adc时钟由320Mhz的PLL经过5分频得到。

似乎原因是PLL在分频给adc前经过了一个2分频，导致时钟只有原先一半，而480Mhz的PLL无法进行7.5分频获得32M的adc时钟。

整个代码代码中，我将ADC0的SSTSH0寄存器设置为0x0，试图按照手册获得32M的adc时钟

g_ui32SysClock = SysCtlClockFreqSet((SYSCTL_XTAL_25MHZ |SYSCTL_OSC_MAIN |SYSCTL_USE_PLL |SYSCTL_CFG_VCO_320), 80000000);
ADCClockConfigSet(ADC0_BASE, ADC_CLOCK_SRC_PLL | ADC_CLOCK_RATE_FULL, 5);

Katherine Wang：

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Katherine Wang：

可以确认您的发现是准确的——只有使用 32MHz 的 PLL VCO 才能达到 2MSPS 速率，因为 ADC 要求时钟频率为 32MHz。

使用 480MHz PLL 则无法达到 2MSPS。