TI中文支持网Part Number:ADC3663
将ADC3663进行50MHz采样，设置如下：2wire、16bits、同时DDC设置为bypass；CLK输入时钟为50MHz、DCLK输入时钟为200MHz，最终测试出的AD输出的FCLK时钟不是25MHz且其占空不为50%的时钟信号，后进行其他采样率测试只要DDC使用bypass，发现AD的FCLK输出均不为占空比50%的时钟信号，而在DDC的抽取率设置为2或其他均正常，请问什么寄存器设置错误可能造成该现象？
Amy Luo：
您好，
您可以附上您的寄存器配置吗？同时可以附上您输入和ADC输出的时钟波形吗？
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liu shaopeng：
您好，问题已经解决，主要是寄存器设置不正确造成的。在不抽取的情况下，需要禁止DDC功能，即需要将0x24寄存器中的DDC使能设置为0。我现在有一个疑惑：在不抽取时，0x24 DDC的使能或禁止 和 0x25寄存器中的pypass模式有什么区别，为什么直接采用bypass模式不正确，而采用禁止DDC能够正常输出？
