TI中文支持网Part Number:ADC12D1000
ADC12D1000 每路输出12位bit 同时还有一个伴随时钟DCLK 后续FPGA使用serdes原语串转并模块 12bit即需要12个serdes 每个serdes的时钟都是接在同一个DCLK上？ 就是说1路DCLK一共接到了12个iserdes上，这样子的话，DCLK的驱动能力够吗？ 在数字电路中普通门电路的扇出系数来说一般是8，那么这个DCLK是能够驱动12个iserdes的吗？
Kailyn Chen：
可以考虑使用clock fanout器件，除了考虑驱动能力，其次就是阻抗匹配，我认为最好是使用时钟扇出器件。
DCLK是什么时钟，LVDS还是其他电平标准？如果考虑fanout的话，我这边帮去看下是否有合适的fanout器件。
,
wangchang wang：
DCLK是LVDS的， 主要是想知道会不会扇出，因为TI官网上有一个demo板， 他也是直接将12位数据和DCLK接到FPGA上的。 不过不知道使用FPGA内部serdes了？
目前也在制板中，也不能加fanout器件了
