TI中文支持网Part Number:SN65LV1224B
目前我有个项目需要使用SN65LV1224B接受数据。
第一次使用这个芯片。
这个是不是 LOCK信号低时，在REFCLK上升沿读有效数据？读出的第一个有效数据是不是第一个帧数据，数据一直连续到一帧结束，不区分行 ？
Amy Luo：
您好，
是的， /LOCK pin 低电平时输出数据有效。
您好像混淆了RCLK和REFCLK。REFCLK管脚是用来输入参考时钟信号的，以用作解串器的内部PLL的参考时钟。应使用RCLK输出信号(而不是REFCLK)对LV1224B的并行数据总线进行时钟控制。RCLK_R/F引脚可使用高低电平选择是使用下降沿还是上升沿数据。
解串器输出数据和串行器输入数据是一样的：
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user6600074：
谢谢，我昨天晚上看的时候发现我把RCLK和REFCLK理解反了，
