TDA4VM-Q1: 该芯片对LPDDR4 layout走线等长要求，以及等长公差要求是怎样的？

HI，如题

烦请回复，谢谢！

user3386177：

补充另一个问题：PROC112E2_BRD.brd
2.计算LPDDR4等长时需要把TDA4VM pin delay包含在内吧？但考到TI的SK-TDA4VM的参考设计（如附件），LPDDR4的layout走线等长没有考虑TDA4 pin delay，请问是怎么回事啊？

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user3386177：

项目比较着急，请帮忙尽快确认下，非常感谢~

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Cherry Zhou：

您好我们已收到您的问题并升级到英文论坛寻求帮助，链接如下，如有答复将尽快回复您。谢谢！

e2e.ti.com/…/tda4vm-q1-lpddr4-layout-issue

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Cherry Zhou：

您好，

是的，在评估 LPDDR4的 PCB 布局时，应该要考虑封装的引脚延迟。

以下应用手册涵盖了所有要求、包括信号偏斜控制。 请注意，手册为偏差提供了建议值/典型值-而不是最大值或最小值。这是因为仿真结果是需要去满足的参数。

https://www.ti2k.com/wp-content/uploads/ti2k/DeyiSupport_DSP_spracn9c.pdf

详情您也可参考英文论坛的答复。