TI中文支持网Part Number:ADS127L01
模式：VLP
采样率：64KSPS，数据接口采用spi，配置了三个字节( 24bit )的形式上传数据（即 Disable status word），
采用菊花链的形式，电路如图1、2、3所示：
现象1： 抓了三个通道的数据，发现最后一个ads的数据并没有通过移位寄存器移到第一个ads，同时读取数据时，DRDY引脚有时候并没有在sclk的第一个周期拉高，第三张图DRDY正常，但数据依旧不对（这是第二个周期的DRDY，后面的周期 DRDY有时候是正常的，有时候不正常的）。
现象2：第三个通道的ads数据成功移位到第二个ads，但是没有移位至第一个并输出。
zeh：
补充：这是我对寄存器的配置，读出来的寄存器值也是对的。
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Kailyn Chen：
您好，关于您的问题，我这边需要再去确认一下。
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zeh：
您好，我已经查到我的问题原因了，谢谢，下面是正常工作的波形。
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Kailyn Chen：
您好，能分享下问题的原因吗？是不是帧同步frame sync的问题导致的？
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zeh：
由于我的OSR引脚没初始化到，采样率配置的有点问题，测量osr两个引脚，发现没有在我期待的状态，然后修改它，就ok了
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Kailyn Chen：
非常感谢您的反馈。
